(Електронни компоненти) 5V927PGGI8

Атрибути на продукта

Документи и медии

Екологични и експортни класификации

Допълнителни ресурси

информация за продукта
24-БИТОВ ПРОЦЕСОР ЗА ЦИФРОВ СИГНАЛ

Motorola DSP56307, член на семейството DSP56300 от програмируеми цифрови сигнални процесори (DSP), поддържа безжични инфраструктурни приложения с общи операции за филтриране.Вграденият в чипа усъвършенстван филтърен копроцесор (EFCOP) обработва филтърни алгоритми успоредно с работата на ядрото, като по този начин повишава общата DSP производителност и ефективност.Подобно на другите членове на фамилията, DSP56307 използва високоефективен двигател с един тактов цикъл на инструкция (съвместим с кода на популярната основна фамилия DSP56000 на Motorola), барелен превключвател, 24-битово адресиране, кеш на инструкции и контролер за директен достъп до паметта, както е на Фигура 1. DSP56307 предлага производителност при 100 милиона инструкции (MIPS) в секунда, използвайки вътрешен часовник от 100 MHz с 2,5 волта ядро ​​и независима 3,3 волта входно/изходна мощност.

Преглед
Използвайки колонна архитектура от второ поколение ASMBL (Advanced Silicon Modular Block), XC5VLX330T-3FFG1738I съдържа пет отделни платформи (подсемейства), най-добрият избор, предлаган от всяко семейство FPGA.Всяка платформа съдържа различно съотношение на функции, за да отговори на нуждите на голямо разнообразие от усъвършенствани логически дизайни.В допълнение към най-модерната, високопроизводителна логическа материя, XC5VLX330T-3FFG1738I FPGA съдържат много твърди IP блокове на системно ниво, включително мощен 36-Kbit блок RAM/FIFO, второ поколение 25 x 18 DSP срезове, Select IO технология с вградени в цифрово контролиран импеданс, Chip Sync източник-синхронни интерфейсни блокове, функционалност на системния монитор,

ХАРАКТЕРИСТИКА
Високопроизводително ядро ​​DSP56300
● 100 милиона инструкции в секунда (MIPS) с тактова честота 100 MHz при 2,5 V ядро ​​и 3,3 VI/O
● Обектен код, съвместим с ядрото DSP56000
● Силно паралелен набор от инструкции
● Аритметично логическо устройство за данни (ALU)
- Напълно конвейеризиран 24 x 24-битов паралелен умножител-акумулатор
- 56-битов паралелен барел превключвател (бързо преместване и нормализиране; генериране на битов поток и анализиране)
- Условни ALU инструкции
- 24-битова или 16-битова аритметична поддръжка под софтуерен контрол
● Блок за програмно управление (PCU)
- Поддръжка на независим код (PIC).
- Режими на адресиране, оптимизирани за DSP приложения (включително незабавни отмествания)
- Вграден кеш контролер за инструкции
- Хардуерен стек с възможност за разширяване на паметта на чип
- Вложени хардуерни DO цикли
- Бързо автоматично връщане на прекъсвания
● Директен достъп до паметта (DMA)
- Шест DMA канала, поддържащи вътрешни и външни достъпи
- Едно-, дву- и триизмерни трансфери (включително кръгово буфериране)
- Прекъсвания при прехвърляне в края на блока
- Задействане от прекъсващи линии и всички периферни устройства
● Фазова верига (PLL)
- Позволява промяна на коефициента на разделяне на ниска мощност (DF) без загуба на заключване
- Изходен часовник с елиминиране на изкривяването
● Поддръжка за отстраняване на грешки в хардуера
- Модул за емулация на чип (на CE).
- Joint test action group (JTAG) test access port (TAP)
- Режимът за проследяване на адреси отразява вътрешния достъп до RAM на програмата на външния порт