Нов оригинален XC18V04VQG44C Spot Stock FPGA Field Programmable Gate Array Logic IC Chip Integrated Circuits

Атрибути на продукта

Документи и медии

Екологични и експортни класификации

Допълнителни ресурси

Xilinx Memory – Програми за конфигурация за FPGA

Xilinx представя серията XC18V00 от системно програмируеми PROM конфигурации (Фигура 1).Устройствата в тази 3.3V фамилия включват 4-мегабитова, 2-мегабитова, 1-мегабитова и 512-килобитова PROM, които осигуряват лесен за използване, рентабилен метод за препрограмиране и съхраняване на потоци от конфигурация на Xilinx FPGA.

Когато FPGA е в режим Master Serial, той генерира конфигурационен часовник, който управлява PROM.Кратко време за достъп след активиране на CE и OE данните са налични на щифта PROM DATA (D0), който е свързан към pin FPGA DIN.Нови данни са достъпни за кратко време за достъп след всеки нарастващ фронт на часовника.FPGA генерира подходящия брой тактови импулси, за да завърши конфигурацията.Когато FPGA е в режим Slave Serial, PROM и FPGA се тактират от външен часовник.

Когато FPGA е в режим Master Select MAP, FPGA генерира конфигурационен часовник, който управлява PROM.Когато FPGA е в режим Slave Parallel или Slave Select MAP, външен осцилатор генерира конфигурационния часовник, който управлява PROM и FPGA.След като CE и OE са активирани, данните са налични на щифтовете DATA (D0-D7) на PROM.Нови данни са достъпни за кратко време за достъп след всеки нарастващ фронт на часовника.Данните се записват в FPGA на следващия нарастващ фронт на CCLK.Свободно работещ осцилатор може да се използва в режимите Slave Parallel или Slave Select MAP.

Множество устройства могат да бъдат каскадно свързани чрез използване на CEO изхода за управление на CE входа на следното устройство.Входовете на часовника и изходите DATA на всички PROM в тази верига са свързани помежду си.Всички устройства са съвместими и могат да бъдат каскадно свързани с други членове на фамилията или с фамилията XC17V00 еднократно програмируеми серийни PROM.