Логически и джапанки-SN74LVC74APWR

ДжапанкаиРезеса обикновени цифрови електронни устройства с две стабилни състояния, които могат да се използват за съхраняване на информация, а един тригер или резе може да съхранява 1 бит информация.

Flip-Flop (съкратено като FF), известен също като бистабилен гейт, известен също като бистабилен тригер, е цифрова логическа схема, която може да работи в две състояния.Джапанките остават в своето състояние, докато не получат входен импулс, известен също като тригер.Когато се получи входен импулс, изходът на тригера променя състоянието според правилата и след това остава в това състояние, докато не бъде получено друго задействане.

Резето, чувствително към нивото на импулса, променя състоянието под нивото на тактовия импулс, резето е устройство за съхранение, задействано от ниво, и действието на съхранението на данни зависи от стойността на нивото на входния сигнал, само когато ключалката е в активирано състояние, изходът ще се промени с въвеждането на данни.Резето е различно от тригера, не заключва данни, сигналът на изхода се променя с входния сигнал, точно като сигнала, преминаващ през буфер;след като сигналът за резе действа като резе, данните се заключват и входният сигнал не работи.Резето се нарича още прозрачно резе, което означава, че изходът е прозрачен за входа, когато не е заключен.

Разликата между резе и тригер
Резето и тригерът са двоични устройства за съхранение с функция за памет, които са едно от основните устройства за съставяне на различни логически схеми за синхронизация.Разликата е: резето е свързано с всичките му входни сигнали, когато входният сигнал се промени, резето се променя, няма терминал за часовник;тригерът се контролира от часовника, само когато часовникът се задейства за проба на текущия вход, генерира изхода.Разбира се, тъй като и ключалката, и тригерът са синхронизираща логика, изходът е свързан не само с текущия вход, но и с предишния изход.

1. резето се задейства от ниво, а не от синхронно управление.DFF се задейства от фронта на часовника и синхронния контрол.

2、фиксаторът е чувствителен към входното ниво и се влияе от забавянето на окабеляването, така че е трудно да се гарантира, че изходът няма да доведе до изпъкналост;DFF има по-малка вероятност да създаде неравности.

3, Ако използвате гейт вериги за изграждане на резе и DFF, резето консумира по-малко ресурси на портата от DFF, което е по-добро място за резе от DFF.Следователно, интегрирането на използването на резе в ASIC е по-високо от DFF, но обратното е вярно в FPGA, тъй като няма стандартен модул за резе в FPGA, но има DFF модул и LATCH се нуждае от повече от един LE, за да бъде реализиран.резето се задейства на ниво, което е еквивалентно на наличието на активен край и след активиране (по време на ниво на активиране) е еквивалентно на проводник, който се променя с Изходът варира в зависимост от изхода.В неактивирано състояние е да се поддържа оригиналният сигнал, който може да се види и разликата между тригерите, всъщност много пъти резето не е заместител на ff.

4, резето ще стане изключително сложен статичен анализ на времето.

5, в момента ключалката се използва само във веригата от много висок клас, като например процесора P4 на Intel.FPGA има фиксиращ модул, регистриращият модул може да бъде конфигуриран като фиксатор, в ръководството на xilinx v2p ще бъде конфигуриран като регистър/резе, прикаченият файл е структурна диаграма на половин срез на xilinx.Други модели и производители на FPGA не са ходили да проверяват.--Лично аз смятам, че xilinx е в състояние директно да съпостави алтера, може да е по-голям проблем, за да направите няколко LE, но не устройство xilinx, всеки отрязък може да бъде така конфигуриран, единственият DDR интерфейс на altera има специален заключващ модул, обикновено само високоскоростна верига ще бъде използвана в дизайна на резето.LE на altera не е фиксираща структура и проверете sp3 и sp2e и други, за да не проверявате, ръководството казва, че тази конфигурация се поддържа.Изразът wangdian за altera е правилен, ff на altera не може да бъде конфигуриран да заключва, той използва справочна таблица за прилагане на резе.

Общото правило за проектиране е: избягвайте резето в повечето дизайни.това ще ви позволи да проектирате времето е завършено и е много скрито, не-ветеран не може да намери.резе най-голямата опасност е да не филтрирате неравности.Това е изключително опасно за следващото ниво на веригата.Следователно, докато можете да използвате D джапанка, не използвайте резе.